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P0903CW 實(shí)時(shí)視頻圖畫(huà)處理中，低層的預(yù)處理算法處理的數(shù)據(jù)量大，對(duì)處理速

度懇求高，但算法相對(duì)比較簡(jiǎn)略，適宜于用FPGA進(jìn)行硬件完結(jié)，這么能兼

顧速度及靈敏性。高層的處理算法構(gòu)造雜亂，適用于運(yùn)算速度高、尋址辦

法靈敏、通訊機(jī)制強(qiáng)的DSP芯片宋完結(jié)。
P0903CW 架構(gòu)的最大特征是構(gòu)造靈敏、有較強(qiáng)的通用性、適宜于模塊

化規(guī)劃，然后可以進(jìn)步算法功率，一同其開(kāi)發(fā)周期短、體系易于保護(hù)和晉

級(jí)，適宜于實(shí)時(shí)視頻圖畫(huà)處理。

體系選用模塊化的規(guī)劃辦法，將悉數(shù)體系劃分為三有些：視頻收集單

元、視頻處理單元和視頻傳輸單元。

悉數(shù)體系以FPGA作為中心操控單元并完結(jié)視頻信號(hào)的中值濾波作業(yè);以

DSP作為悉數(shù)體系的中心處理單元對(duì)收集的視頻圖畫(huà)信息進(jìn)行JPEG緊縮;在

視頻傳輸單元規(guī)劃了以PDIUSBD12芯片為根底的USB總線，擔(dān)任視頻信號(hào)的

傳輸。

1體系硬件整體架構(gòu)

一個(gè)完好的視頻處理體系，首要由視頻收集單元、視頻處理單元及視

頻傳輸單元三有些構(gòu)成。在進(jìn)行體系規(guī)劃時(shí)須保證各有些的無(wú)縫銜接。

圖畫(huà)收集單元由FPGA和MB86S02視頻收集芯片構(gòu)成，包含視頻信號(hào)的收

集和預(yù)處理，把輸入的視頻信號(hào)變換成體系可以處理的數(shù)字圖畫(huà)數(shù)據(jù)，并

依照必定的格式存儲(chǔ)在斷定的存儲(chǔ)區(qū)域。

圖畫(huà)處理單元是本體系的中心，對(duì)圖畫(huà)數(shù)據(jù)進(jìn)行緊縮處理，完結(jié)體系

要到達(dá)的功用。

圖畫(huà)傳輸單元選用FPGA+USB的辦法完結(jié)視頻數(shù)據(jù)的傳輸，通過(guò)依據(jù)

PDIUSBD12芯片的USB總線，將緊縮后的視頻圖畫(huà)信息發(fā)送到接納端，在接

納端運(yùn)用在PC上編寫(xiě)的運(yùn)用程序?qū)D畫(huà)解緊縮并顯現(xiàn)出來(lái)。

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